Время Задержки Основного Логического Элемента - время задержки сигнала, соответствующее прохождению через основной логический элемент, используемый в семействе монолитных интегральных схем. Оно может быть определено для данного семейства либо через время задержки прохождения сигнала через типичный логический элемент, либо через типичное время задержки прохождения логического элемента.